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Srini Chakravarthi
Tel.: (972) 732-1001
Fax: (972) 732-9218
E-Mail: chakravarthi@slater-matsil.com

BIOGRAFIE

Srini Chakravarthi verfügt über viele Jahre Erfahrung im Bereich der Halbleiter-F&E und hat sich international einen ausgezeichenten Ruf für seine Beiträge in verschiedenen Bereichen der Halbleitertechnologie erworben. Im Unternehmen konzentriert Srini sich auf die Patentverfolgung in einem breiten Bereich hoch entwickelter Technologien. Srini arbeitet gerne mit Erfindern an der Entwicklung ihres vollen Ideenpotenzials und daran, ihre Ideen zu schützen.

Srini bringt eine einmalige Expertise in das Unternehmen ein, die sich über verschiedene technische und wissenschaftliche Bereiche erstreckt (Nanotechnologie, Materialwissenschaft und Electrotechnik). Srinis Hintergrund umfasst mehr als sechs Jahre Technologieentwicklung in der renommierten Forschungs- und Entwicklungsabteilung von Texas Instruments. Dadurch entwickelte Srini eine breite Wissensbasis und sammelte wertvolle Erfahrungen in verschiedenen technischen Bereichen. Aufgrund seiner technischen Kompetenzen war er auch in einem Patentüberprüfungsausschuss tätig, wo er die Patentfähigkeit neuer Ideen beurteilte. Srini war auch selbst ein bedeutender Innovator und wird in mindestens 14 erteilten Patenten als Erfinder genannt.

In seiner Eigenschaft als Ingenieur arbeitete Srini im Gerätedesign und Technologie-CAD. Er entwickelte modernste Technologien bei 90 nm und 45 nm. Folglich ist er mit der Entwicklung der Siliziumtechnologie eingehend vertraut - von der Definition der Technologie zum Produktertrag. Er gehörte beispielsweise zu den ersten Teams, die eingebettete SiGe-Stressoren demonstrierten, was heute in der Siliziumtechnologie weit verbreitet ist. Srini spielte eine kritische Rolle bei der Entwicklung und dem Ertrag von lokalen gestreckten Siliziumtechnologien. Diese beiden Arbeiten wurden anlässlich eines VLSI-Symposiums - der führenden Plattform für Präsentationen in der Halbleitertechnologie - vorgestellt.

Sein ausgeprägter technischer Hintergrund in Verbindung mit seiner Wissbegier in Physik ermöglichte Srini die Entwicklung tiefgreifender Kenntnisse in einer Reihe verschiedener Technologien. Er modellierte und erklärte zum Beispiel die Phänomene, die verschiedene Räume, Dimensionen und Zeitbereiche überspannen, von der Nanotechnologie bis zu elektrischen Geräten. Folglich erstreckt sich Srinis Expertise auch auf das Software-Engineering, insbesondere auf Halbleiter-Softwaretools.

AUSBILDUNG

Srinis akademische Ausbildung erfolgte am Kreuzpunkt der Elektrotechnik und Materialwissenschaft und umfasste das grundlegende Modellieren von Mechanismen auf Nanoskalen, wie sie während der Halbleiterherstellung beobachtet werden. Für diese originelle Arbeit wurde Srini im Jahr 2000 von der Boston University ein Doktorat in Technik verliehen. Seinen Bachelor-Abschluss in den Konstruktionswissenschaften erhielt er von einer angesehenen indischen Ingenieurschule, dem Institute of Technology der Banaras Hindu University (1995).

Srini ist derzeit im Jura-Abendprogramm an der Southern Methodist University immatrikuliert.

ANERKENNUNG FÜR TECHNISCHE BEITRÄGE

Srini hat sich bei seinen Kollegen internationale Anerkennung für seine Beiträge im Bereich der Siliziumtechnologie erworben, u. a.:
  • als Mitglied im Patentüberprüfungsausschuss bei TI:  2005-2007,
  • als Symposiums-Vorsitz anlässlich einer internationalen Konferenz der Materials Research Society, 2007,
  • im Komitee des Technischen Programms einer der ältesten internationalen Modellierungskonferenzen (SISPAD) 2006, und
  • als Begutachter von Einreichungen für eine Reihe von wissenschaftlichen Zeitschriften, einschließlich Journal of Applied Physics, Applied Physics Letter, Journal of Vacuum Science and Technology, Microelectronics Reliability, Electron Device Letters und Transactions of Electron Devices.
ANERKENNUNGEN

  • Auszeichnung für hervorragendes Referat anlässlich des International Reliability Physics Symposium 2004. Dies ist eine der angesehensten Anerkennungen unter Systemzuverlässigkeitsforschern,
  • Wahl (2005) in die exklusive "Technical Ladder" von TI als Anerkennung für technische Beiträge an TI ("Member Group of Technical Staff"),
  • Mitglied des Technical Staff, TI:
  • Akademischer Forschungsassistent, Boston University: Doktorandenforschung finanziert von der Semiconductor Research Corporation unter Prof. Scott Dunham, jetzt im Dept. of Electrical Engineering, University of Washington, und
  • unter den ersten 2 % der Absolventen des Indian Engineering Entrance Exam (IIT-JEE), 1990, der wahrscheinlich härtesten Aufnahmeprüfung für Ingenieure weltweit.
VORTRÄGE UND VERÖFFENTLICHUNGEN

Srini hielt eine Reihe von Vorträgen auf führenden internationalen Konferenzen, darunter viele auf Einladungsbasis. Srini hat mehr als 50 Publikationen in führenden Zeitschriften und auf Konferenzen verfasst. Seine Arbeiten erschienen zum Beispiel in "peer-reviewed" wissenschaftlichen Veröffentlichungen wie Journal of Applied Physics, Applied Physics Letters, Journal of Physics, Transactions of Electron Devices, Electron Device Letters, Microelectronic Reliability, sowie anlässlich angesehener Konferenzen wie dem International Electron Device Meeting, VLSI-Devices, International Reliability Physics Symposium, Simulation of Semiconductor Processes and Devices, Materials Research Society Meetings und Electrochemical Society Meetings. Einige ausgewählte Artikel und Präsentationen:
  1. "Probing negative bias temperature instability using a continuum numerical framework: physics to real world operation", S. Chakravarthi, Microelectronics Reliability, 47, 863-872, Elsevier Science (2007) und International Workshop on Computational Electronics (IWCE-11), Wien, (2005), (auf Einladung),
  2. "Atomistic based process modeling for state of the art nanoscale CMOS device design", S. Chakravarthi, NanoTech 2003, Nano Science and Technology Institute, (auf Einladung),
  3. "Fundamentals of silicon material properties for successful exploitation of strain engineering in modern CMOS manufacturing", P.R. Chidambaram, C. Bowen, S. Chakravarthi, C. Machala und R. Wise, Sonderband zu nicht-klassischen Si CMOS-Geräten und Technologien: Extending the Roadmap, IEEE Trans. Elec. Dev., 53, 944-964, (2006), (Referatbesprechung, auf Einladung),
  4. "Design of CMOS transistors to maximize circuit FOM using a coupled process and mixed-mode simulation methodology", R. Venugopal, S. Chakravarthi und P.R. Chidambaram, Electron Device Letters, 27, 863 – 865, (2006), und
  5. "A simple continuum model for boron clustering based on atomistic calculations", S. Chakravarthi und S.T. Dunham, Journal of Applied Physics, 89, 3650-3655, (2001) (American Institute of Physics).
PATENTE

Sri kann viele bedeutende Erfindungen für sich beanspruchen und wird in mehreren erteilten Patenten als Erfinder genannt. Einige seiner Patente (7,112,516, 7,129,127) wurden z. B. kürzlich von US Fed News, Federal Patent Awards, besonders hervorgehoben, darunter:
  1. 6,682,980: Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant,
  2. 6,797,593: Methods and apparatus for improved mosfet drain extension activation,
  3. 6,830,980: Semiconductor device fabrication methods for inhibiting carbon out-diffusion in wafers having carbon-containing regions,
  4. 6,847,089: Gate edge diode leakage reduction,
  5. 6,849,528: Fabrication of ultra shallow junctions from a solid source with fluorine implantation,
  6. 6,852,603: Fabrication of abrupt ultra-shallow junctions,
  7. 6,927,137: Forming a retrograde well in a transistor to enhance performance of the transistor,
  8. 7,033,879: Semiconductor device having optimized shallow junction geometries and method for fabrication thereof,
  9. 7,061,058: Forming a retrograde well in a transistor to enhance performance of the transistor,
  10. 7,112,516: Fabrication of abrupt ultra-shallow junctions,
  11. 7,118,977: System and method for improved dopant profiles in CMOS transistor,
  12. 7129,127: Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation,
  13. 7,179,696: Phosphorus activated NMOS using SiC process,und
  14. 7,208,380: Interface improvement by stress application during oxide growth through use of backside films.

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