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Srini Chakravarthi
 電話: (972) 732-1001
ファックス: (972) 732-9218
電子メール: chakravarthi@slater-matsil.com

バイオグラフィー

半導体研究開発で長い実績を持つスリーニ・チャクラバーティは、半導体技術における様々な分野への貢献で、国際的な高い評価を得ています。当事務所においては、高度技術の幅広い分野における特許権取得作業を専門とし、発明者と密に協議しながら、そのアイディアの可能性を最大限に引出し、保護しています。

その稀有な経験は、工学からナノ技術、材料、電子等の科学までと広い範囲に及んでいます。過去には、テキサス・インスツルメンツの基幹である研究開発部門で6年以上技術開発に携わり、エンジニアリングの様々な分野で広い知識基盤と貴重な実績を得るに至りました。また、その高度な専門知識により、新規考案の特許権化に際しての特許検討委員会のメンバーにも選ばれています。彼自身も考案者であり、少なくとも14の発行済み特許に発明者として名前を連ねています。

エンジニアとしては、デバイス設計や技術、CAD分野に従事し、90nm、45nmにおける最新技術を開発しています。その結果、技術確定から製品歩留まりに至る、シリコン技術開発に深く精通するに至りました。例えば、今では広く採用されている組込み型SiGe層ストレッサを、早くから実証した研究チームの一員でもありました。また、局所歪の開発、歩留まりにも重大な役割を果たしています。これらの仕事は、半導体技術の代表的トレードショウ、VLSIシンポジウムで展示されました。

物理学における強い知的好奇心と強力な技術実績を組み合わせ、これまで様々な技術で深い知識を蓄えるに至っています。例えば、ナノ技術から電子機器に至るまで、空間的、複次元的、時間的範囲に及ぶ種々現象のモデル化、説明を行っています。その専門知識は、特に半導体ソフトなどの、ソフトウェア開発にも及んでいます。

学歴

      有名なインドの工科大学、バナラス・ヒンズー大学を1995年に卒業後、ボストン大学工学部博士課程では、半導体製造で観察されるナノレベルの仕組みのモデル化などの、電子工学系と材料科学系の交差する分野を独自に研究。2000年に博士号を取得した他、現在は、サザンメソジスト大学の夜間部で法律を専攻しています。

技術実績

スリーニのシリコン技術分野への貢献は、研究者仲間でも高く評価され、以下の実績に至っています。

  • 2005年～2007 年 テキサス・インスツルメンツ特許化検討委員会メンバー
  • 2007 年: MRS （材料研究学会）シンポジウムセッション議長
  • 2006 年 最も歴史の長い モデリング学会における技術プログラム委員会
  • ｢ Journal of Applied Physics 」、｢ Applied Physics Letter」、｢ Journal of Vacuum Science and Technology 」、｢ Microelectronics Reliability 」、｢ Electron Device Letters ｣、｢ Transactions of Electron Devices ｣等の科学誌への推薦投稿

受賞歴

  • 2004 年 国際信頼性分野で最も名誉ある、国際信頼性物理シンポジウム（Reliability Physics Symposium）優秀論文賞受賞
  • 2005 年 テキサツ・インスツルメンツ（ ）社への技術貢献に対するTechnical Ladder 賞に選考。
  • 2001-2005 年 の Technical Staff メンバー
  • ボストン大学研究助手 Semiconductor Research 社の資金提供により、 Scott Dunham 教授（現ワシントン大学電子工学部教授）の指導の下で博士研究。
  • 1990 年 工学系入試として恐らく世界最難の Indian Engineering Entrance Exam (IIT-JEE) の成績

スピーチおよび執筆

数多くの招待講義を始めとし、主要な国際会議における様々な講演でスピーチを行ってきました。主要業界誌、学会誌での発表は50以上に上ります。例として、「Journal of Applied Physics｣、｢Applied Physics Letters｣、｢Journal of Physics｣、｢Transactions of Electron Devices｣、｢Electron Device Letters｣、｢Microelectronic Reliability｣など専門誌の他、International Electron Device会議、VLSI-Devices会議, International Reliability Physicsシンポジウム、Simulation of Semiconductor Processes and Devices、Materials Research学会Electrochemical Society 学会等主要学会での講演があります。

代表的論文、講演:

  1. "Probing negative bias temperature instability using a continuum numerical framework: physics to real world operation," S. Chakravarthi, Microelectronics Reliability, 47, 863-872, Elsevier Science (2007), and International Workshop on Computational Electronics (IWCE-11), Vienna, (2005), (Invited);
  2. "Atomistic based process modeling for state of the art nanoscale CMOS device design," S. Chakravarthi, NanoTech 2003, Nano Science and Technology Institute, (Invited);
  3. "Fundamentals of silicon material properties for successful exploitation of strain engineering in modern CMOS manufacturing," P.R. Chidambaram, C. Bowen, S. Chakravarthi, C. Machala, and R. Wise, Special Issue on Non-Classical Si CMOS Devices and Technologies: Extending the Roadmap, IEEE Trans. Elec. Dev., 53, 944- 964, (2006), (Invited Review Paper);
  4. "Design of CMOS transistors to maximize circuit FOM using a coupled process and mixed-mode simulation methodology," R. Venugopal, S. Chakravarthi, and P.R. Chidambaram, Electron Device Letters, 27, 863 - 865, (2006); and
  5. "A simple continuum model for boron clustering based on atomistic calculations," S. Chakravarthi and S.T. Dunham, Journal of Applied Physics, 89, 3650-3655, (2001) (American Institute of Physics).

特許

多くの主要発明において発明者として名前が挙げられています。代表的な彼の特許7,112,516号および7,129,127号は、連邦の特許賞であるUS Fed Newsで取り上げられています。以下は受賞歴のあるスリーニの特許です。

  1. 6,682,980: Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant;
  2. 6,797,593: Methods and apparatus for improved mosfet drain extension activation;
  3. 6,830,980: Semiconductor device fabrication methods for inhibiting carbon out-diffusion in wafers having carbon-containing regions;
  4. 6,847,089: Gate edge diode leakage reduction;
  5. 6,849,528: Fabrication of ultra shallow junctions from a solid source with fluorine implantation;
  6. 6,852,603: Fabrication of abrupt ultra-shallow junctions;
  7. 6,927,137: Forming a retrograde well in a transistor to enhance performance of the transistor;
  8. 7,033,879: Semiconductor device having optimized shallow junction geometries and method for fabrication thereof;
  9. 7,061,058: Forming a retrograde well in a transistor to enhance performance of the transistor;
  10. 7,112,516: Fabrication of abrupt ultra-shallow junctions;
  11. 7,118,977: System and method for improved dopant profiles in CMOS transistor;
  12. 7129,127: Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation;
  13. 7,179,696: Phosphorus activated NMOS using SiC process; and
  14. 7,208,380: Interface improvement by stress application during oxide growth through use of backside films.

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